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[主观题]
用ISP技术设计一个可控计数器,控制信号为X.当X=0时,实现模4计数;当X=1时,实现模8计数.请用VHDL语言写出设计源文件.
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用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。
设计一个可控同步计数器，M1、M2为控制信号，要求：
(1)M1M2=00时，维持原状态；
(2)M1M2=01时，实现模2计数；
(3)M1M2=10时，实现模4计数；
(4)M1M2=11时，实现模8计数。
