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[主观题]

画出图P5.1(a)中SR锁存器Q和Q'端的电压波形。输入端S和R的电压波形如图P5.1(b)所示。

画出图P5.1(a)中SR锁存器Q和Q'端的电压波形。输入端S和R的电压波形如图P5.1(b)所示。

画出图P5.1(a)中SR锁存器Q和Q'端的电压波形。输入端S和R的电压波形如图P5.1(b)所示。

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第1题
画出图P5.4(a)中电平触发SR触发器Q和Q'端的电压波形。时钟脉冲CLK和输入S、R的电压波形如图P5.
画出图P5.4(a)中电平触发SR触发器Q和Q'端的电压波形。时钟脉冲CLK和输入S、R的电压波形如图P5.

4(b)所示。设触发器的初始状态为Q=0。

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第2题
以下代码描述的是() 。module test(Q,D,CLK)input D,CLK;output Q;reg Q;always @(posedge CLK)begin Q <= D; endendmodule

A.基本D触发器

B.锁存器

C.加法器

D.乘法器

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第3题
画出图P5.8(a)中脉冲触发JK触发器输出端Q和Q'的电压波形。时钟脉冲CLK和输入J、K的电压波形如
画出图P5.8(a)中脉冲触发JK触发器输出端Q和Q'的电压波形。时钟脉冲CLK和输入J、K的电压波形如

图P5.8(b)所示。设触发器的初始状态为Q=0。

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第4题
写出图P5.18(a)电路中表示触发器的次态Q'与它的现态Q和输入A、B之间关系的逻辑函数式,并画出
写出图P5.18(a)电路中表示触发器的次态Q'与它的现态Q和输入A、B之间关系的逻辑函数式,并画出

当CLK和A、B为图P5.18(b)给定电压波形时,Q端对应的电压波形。设触发器的初始状态为Q=0。

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第5题
由或非门构成的基本SR锁存器,当R=S=0时,触发器的状态为不定。()
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第6题
SR锁存器的约束条件RS=0表示不允许出现R=S=1的输入。()
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第7题
在图P5.21所示的主从JK触发器电路中,CLK和A的电压波.形如图中所示,试画出Q端对应的电压波形.
设触发器的初始状态为Q=0.

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第8题
试画出图8-3-5所示结构M图和Q图的大致形状.(EI均为常数、M0<pL/8).

试画出图8-3-5所示结构M图和Q图的大致形状.(EI均为常数、M0<pL/8).

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第9题
设图10.32中触发器初始状态为0,试对应输入波形画出Q和的波形.

设图10.32中触发器初始状态为0,试对应输入波形画出Q和的波形.

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第10题
画出图P5.15(a)中两个T触发器FF1和FF2的输出端Q1和Q2的电压波形。时钟脉冲CLK和

画出图P5.15(a)中两个T触发器FF1和FF2的输出端Q1和Q2的电压波形。时钟脉冲CLK和输入端T的电压波形如图P5.15(b)所示。设触发器的初始状态均为Q=0。

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