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第7题
采用D触发器和尽量少的门电路设计一个串行数据检测器,该电路具有1个数据输入端D和1个时钟端口,
1个信号输出端F.当连续3个时钟触发时D都为1或都为0,则F输出高电平,否则输出低电平.写出电路的转移/输出表,画出逻辑电路图.
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第9题
给出下列器件: 74LS194、74LS169、74LS161、74LS151及少量门电路，试设计一个输出序列为01001100010111的序列信号发生器。(1)采用反馈移位型结构实现电路。(2)采用计数型结构实现电路。
给出下列器件: 74LS194、74LS169、74LS161、74LS151及少量门电路，试设计一个输出序列为01001100010111的序列信号发生器。（1)采用反馈移位型结构实现电路。（2)采用计数型结构实现电路。
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第10题
利用集成二进制计数器CT74163和必要的门电路,设计一个分频器.当输入X为1Hz方波时,输出Y为60Hz
方波(占空比为1).要求采用模10计数器和模6计数器串联设计.画出整个电路的逻辑电路连接图,并做出每一个CT74163器件的状态转移图.CT74163的逻辑符号如图10.106所示.
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