设某单总线LAN,总线长度为1000 m,数据率为10 Mb/s,数字信号在总线上的传输速度为2c/3(c为光速),
设某单总线LAN,总线长度为1000 m,数据率为10 Mb/s,数字信号在总线上的传输速度为2c/3(c为光速),则每个信号占据的介质长度为(1)m。当使用CSMA/CD(非IEEE 802.3标准)访问方式时,如只考虑数据帧而忽略其他一切因素,则最小时间片的长度为(2)μs,最小帧长度是(3)位。
A.10
B.20
C.100
D.200
B
设某单总线LAN,总线长度为1000 m,数据率为10 Mb/s,数字信号在总线上的传输速度为2c/3(c为光速),则每个信号占据的介质长度为(1)m。当使用CSMA/CD(非IEEE 802.3标准)访问方式时,如只考虑数据帧而忽略其他一切因素,则最小时间片的长度为(2)μs,最小帧长度是(3)位。
A.10
B.20
C.100
D.200
B
高电平为读,低电平为写)。
已知该机存储器地址空间从0连续编址,其地址空间分配如下:最低8K为系统程序区,由ROM芯片组成;紧接着40K为备用区,暂不连接芯片;而后78K为用户程序和数据空间,用静态RAM芯片组成;最后2K用于I/O设备(与主存统一编址)。现有芯片如下:
SRAM:16K×8位,其中CS:为片选信号,低电平有效,WE:为写控制信号,低电平写,高电平读。
ROM:8K×8位,其中CS:为片选信号,低电平有效,OE:为读出控制,低电平读出有效。
译码器:3―8译码器,输出低电平有效;为使能信号,低电平时译码器功能有效。
其它“与、或”等逻辑门电路自选。
(1)请问该主存需多少SRAM芯片?
(2)试画出主存芯片与CPU的连接逻辑图。
(3)写出各芯片地址分配表。
设某二级公路设计速度为80km/h ,路拱横坡为2%。 ⑴试求不设超高的圆曲线半径及设置超高(ih=8%)的极限最小半径(值分别取0.035和0.15)。 ⑵当采用极限最小半径时,缓和曲线长度应为多少(路面宽B = 9 m ,超高渐变率取1/150)?
A.10000
B.5000
C.1500
D.1000
A.500
B.5000
C.1000
D.1500