能否用一片4位并行加法器74LS283将余3代码转换成8421的二－十进制代码？如果有可能，应当如何连线？

能否用一片4位并行加法器74LS283将余3代码转换成8421的二-十进制代码？如果有可能，应当如何连线？

答案

设输入的余3码为D₃D₂D₁D₀，输出的8421BCD码为Y₃Y₂Y₁Y₀。
它们之间的关系是
Y₃Y₂Y₁Y₀=D₃D₂D₁D₀-0011
=D₃D₂D₁D₀+(0011)_补
=D₃D₂D₁D₀+1101
此式可用4位并行加法器74LS283实现，实现电路图如图4.26所示。

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第1题

用四位二进制并行加法器实现8421码转换成余3码的代码转换电路，是将输入8421码加上（）。

A.1100

B.0011

C.0001

D.0010

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第2题

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.(根据二-十进制数的加法运算规则,当两数之和小于、等于9(1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9(即等于1010~111)时,则应在按二进制数相加的结果上加6(0110),这样就以给出进位信号,同时得到一个小于9的和.)

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.（根据二-十进制数的加法运算规则,当两数之和小于、等于9（1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9（即等于1010~111)时,则应在按二进制数相加的结果上加6（0110),这样就以给出进位信号,同时得到一个小于9的和.)

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第3题

用PALl6R4设计一个4位二进制可控计数器.要求在控制信号M₁M₀=11时作加法计数;在M₁M

₀=10时为预置数状态(时钟信号到达时将输入数据D₃、D₂、D₁、D₀并行置人4个触发器中);M₁M₀=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同时被置1).此外,还应给出进位输出信号.PALI6R4的电路图见图P8.5.

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第4题

用一片如图A1－4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时

用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。

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第5题

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6(0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.(1)请设计系统方框图;(2)请设计ASM流程图.

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6（0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.（1)请设计系统方框图;（2)请设计ASM流程图.

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第6题

乘法器的硬件结构通常采用（)。

A.串行加法器的串行移位器

B.并行加法器和串行左移

C.并行加法器和串行右移

D.串行加法器和串行右移

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第7题

并行(超前)进位加法器工作速度()，但电路();串行进位工速度()，但电路()。

并行（超前)进位加法器工作速度（)，但电路（);串行进位工速度（)，但电路（)。

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