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[主观题]
用ISP技术设计一个可控计数器.当控制信号X=0时,为8421码十进制计数器;当X=1时,为4位二进制计数器.用VHDL语言写出设计源文件.
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用ISP器件设计该时序状态机,写出VHDL源文件.
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