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[主观题]

用VHDL设计一个三态输出的双4选1数据选择器。其地址信号共用,且各有个低电平有效的使能端

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第1题
试用双4选1数据选择器74153和少量门设计一个有4个输入X3、X2、X1、X0和2个输出Y≇

试用双4选1数据选择器74153和少量门设计一个有4个输入X3、X2、X1、X0和2个输出Y1、Y0的逻辑电路.电路输入为余3BCD码,输出为用2位二进制数表示的输入码中“1”的个数,例如,当输入X3X2X1X0=1010时,输出Y1Y0=10.当非余3码(伪码)输入时,要求输出Y1Y0=00.要求写出设计过程,画出电路图(规定X3、X2分别和数据选揮器地址码的高、低位相连接,74153的逻辑符号和功能表分别如图10.43和表10.6所示).

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第2题
试用双4选1数据选择器74153设计一个全减器,它能完成二进制减法运算S=(A—B—C),CO为借位输出,写
试用双4选1数据选择器74153设计一个全减器,它能完成二进制减法运算S=(A—B—C),CO为借位输出,写

出设计过程,画出逻辑电路。4选1数据选择器功能表和符号图分别见功能表和附图。

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第3题
设计一个4位奇偶校验器,当4位数中有奇数个1时,输出为0,否则输出为1。要求进行逻辑功能分析(真值表、逻辑表达式),基本逻辑门用VHDL语言设计描述,并进行功能仿真。
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第4题
1:8线多路分配器,框图如图5.16所示DATA是数据输入端,So~Sr是选择控制端.Y0~Y,是8个数据输
出端.EN为使能端,当EN=1时,正常输出;当EN=0时,所有输出为高阻.用VHDL,写出设计源文件.

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第5题
VHDL程序设计中用WITH_SELECT_WHEN 语句描述4个16位至1个16位输出的4选1多路选择器。

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第6题
用一片8选1数据选择器SN74LS151(逻辑符号如图10.55所示)及门电路设计一个两位二进制无符号数X=
用一片8选1数据选择器SN74LS151(逻辑符号如图10.55所示)及门电路设计一个两位二进制无符号数X=

X1X0、Y=Y1Y0的数据比较器.当X≥Y时输出Z=1,否则Z=0.要求:

(1)简要给出设计步骤;

(2)画出逻辑电路图.

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第7题
用双4选1数据选择器74LS153实现的逻辑电路如下图所示,试分析该电路的逻辑功能,下列说法正确的是()。

A.该电路实现全加器的逻辑功能,Y1为和的输出,Y2为进位输出

B.该电路实现一致性判别的逻辑功能,Y1是判别为一致时的输出,Y2为不一致的输出

C.该电路实现奇偶校验的逻辑功能,Y1为奇数输出,Y2为偶数输出

D.该电路实现全减器的逻辑功能,Y1为差的输出,Y2为借位输出

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第8题
用ISP技术设计一个检测器,其输入为串行码X,输出为Z.当检测到巴克码1110010时输出Z=1.请用VHDL语官写出设计源文件.

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第9题
下图所示为双4选1数据选择器构成的组合逻辑电路,输入变量为A、B、C,输出F1、F2的逻辑函数分别为 、 ,其功能为 。

A.输出F1、F2的逻辑函数分别为 、 ,其功能为 。 #图片0$#

B.#图片1$#,#图片2$#,全加器

C.#图片3$#,#图片4$#,全减器

D.#图片1$#,#图片6$#,全加器

E.#图片7$#,#图片2$#,全减器

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第10题
设计一个四变量奇偶判别电路.要求当4个输入中有奇数个高电平1时电路输出高电平1,否则输出低电
平0.试用如图10.20所示的8选1数据选择器CT74151和必要的门电路实现.

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